頭條 Linux教學——linux內核調度詳解 本文檔基于linux3.14 ，linux內核調度詳解 最新資訊 入門：FPGA設計硬件語言Verilog中的參數化 FPGA 設計的硬件語言Verilog中的參數化有兩種關鍵詞：define 和 paramerter,參數化的主要目的是代碼易維護、易移植和可讀性好。 發表于：2022/12/31 入門：FPGA芯片結構介紹及工作原理解析 如前所述，FPGA是在PAL、GAL、EPLD、CPLD等可編程器件的基礎上進一步發展的產物。它是作為ASIC領域中的一種半定制電路而出現的，即解決了定制電路的不足，又克服了原有可編程器件門電路有限的缺點。 發表于：2022/12/31 教程：FPGA PCIE調試及DSP代碼的講解 本人調試是將DSP作為RC端，FPGA作為EP端，且下文是對DSP代碼的講解。本人調試參考代碼是D: ipdk_C6678_1_1_2_6packages idrvexampleProjectsPCIE_exampleProject。本文所指的PCIE手冊為TI公司C6678的pcie技術手冊，全名為 KeyStone Architecture Peripheral Component Interconnect Express （PCIe）。 發表于：2022/12/31 教程：基于FPGA的模數轉換器(ADC)或數模轉換器 將具有信號處理功能的FPGA與現實世界相連接，需要使用模數轉換器（ADC）或數模轉換器（DAC） 一旦執行特定任務，FPGA系統必須與現實世界相連接，而所有工程師都知道現實世界是以模擬信號而非數字信號運轉的。這意味著需要在模擬信號域與數字信號域之間進行轉換。針對手頭工作選擇恰當的FPGA時，用戶面臨著林林總總的選擇，在為系統選擇正確的ADC或DAC時也是如此，玲瑯滿目。 發表于：2022/12/31 教程：關于FPGA的46個基本概念你都知道嗎 建立時間是指觸發器的時鐘信號上升沿到來以前，數據穩定不變的時間。輸入信號應提前時鐘上升沿（如上升沿有效）T時間到達芯片，這個T就是建立時間-Setup TIme。如不滿足setup TIme，這個數據就不能被這一時鐘打入觸發器，只有在下一個時鐘上升沿，數據才能被打入觸發器。 發表于：2022/12/23 教程：關于FPGA上HBM 425GB/s內存帶寬的實測 本文是第一篇詳細介紹HBM在FPGA上性能實測結果的頂會論文（FCCM2020，Shuhai: Benchmarking High Bandwidth Memory on FPGAs），作者是浙江大學王則可博士！感謝王則可博士允許本公眾號轉載該論文的中文譯文。論文給出了FPGA上HBM可提供高達425GB/s內存帶寬的實測結果！結合前兩天，本公眾號轉發老石的文章，目前采用Chiplet技術的光口速率可以達到驚人的2Tbps。而本文介紹的同樣采用Chiplet技術的HBM，訪存帶寬高達425GB/s，那么采用這樣光口和緩存的網卡會是一種怎樣的高性能呢？對NIC或者Switch內部的總線帶寬又有怎樣的要求呢？我們期待著能夠用2Tbps接口和HBM技術的NIC或者Switch的出現。 發表于：2022/12/20 教程：FPGA對芯片有何影響 FPGA如何實現連接？ FPGA（現場可編程門陣列）自誕生以來就一直在沖擊著專用集成電路（ASIC，ApplicaTIon Specific Integrated Circuit）芯片界的神經。在20世紀80年代中期，RossFreeman和他的同事從Zilog手中購買了這項技術，并著手創辦了針對ASIC仿真和教育市場的Xilinx。（Zilog出自?？松梨谑凸?，因為在20世紀70年代，人們已經開始擔心石油會在30年后枯竭，這一點在今天仍然適用）。同時，Altera也以類似的技術為核心成立。 發表于：2022/12/20 教程：基于FPGA的Sobel邊緣檢測工作原理 在本項目中，我們將研究如何使用 HLS 構建 Sobel 邊緣檢測 IP 核，然后將其包含在我們選擇的 Xilinx FPGA 中。 發表于：2022/12/20 教程：FPGA高速信號處理的片外靜態時序分析 在高速信號處理時的時許約束不僅僅包括片內時序約束，要想實現高速信號的有效傳輸就必須進行片外靜態時序分析。本文作為在高速信號處理時信號輸入輸出的理論參考，之所以說作為理論參考是因為由于高速信號處理，具體的一些參數無法實際計算出來，只能在理論參考的方向進行不斷嘗試。 發表于：2022/12/20 入門：FPGA知識匯集-FPGA時序基礎理論 對于系統設計工程師來說，時序問題在設計中是至關重要的，尤其是隨著時鐘頻率的提高，留給數據傳輸的有效讀寫窗口越來越小，要想在很短的時間限制里，讓數據信號從驅動端完整地傳送到接收端，就必須進行精確的時序計算和分析。同時，時序和信號完整性也是密不可分的，良好的信號質量是確保穩定的時序的關鍵，由于反射，串擾造成的信號質量問題都很可能帶來時序的偏移和紊亂。因此，對于一個信號完整性工程師來說，如果不懂得系統時序的理論，那肯定是不稱職的。本章我們就普通時序（共同時鐘）和源同步系統時序等方面對系統時序的基礎知識作一些簡單的介紹。 發表于：2022/12/20 ?12345678910…?
